Xilinx的RF-SOC目前划分的官方方法是gen1:ZU21DR 25DR 27DR 28DR 29DR;其中应该还有未公开面试的26DR;
总结如下
相同点：
异构的ARM核部分是一致的。
4核 Cortex-A53 + 双核Cortex-R5F;前者主频1.3G,后者533M;
都具备 100G MAC;
典型值：
亮点
User Configurable SD-FEC Blocks
链接：https://china.xilinx.com/products/intellectual-property/sd-fec.html
对于 4G、5G 和 DOCSIS3.1 有线电视接入等许多当前及新兴高数据速率应用， 传输可靠性是成功支撑整体系统高质量的重要因素。高性能 Soft-Decision FEC（i.e. >1Gbps)）是一个用于帮助这些系统在非理想环境下运行的主要构建块。
Soft-Decision Forward Error Correction (SD-FEC) 集成块支持低密度奇偶校验 (LDPC) 编解码和 Turbo 代码解码。所使用的 LDPC 代码可配置性高，而且所使用的特定代码可以逐个代码字地指定。
Gen 2 只有ZU39DR;
Gen 3 变化基本是载ADC部分，
①从12bit提高到14bit;
②采样率由4.096Gsps提高至5Gsps;
③输入频率每一代提升1G; Gen 3来到了6GHz;
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